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半導體製程、雙極性電晶體製程及電容結構的製造方法
專利名稱 半導體製程、雙極性電晶體製程及電容結構的製造方法 PROCESSES OF SEMICONDUCTOR AND BIPOLAR TRANSISTOR AND METHOD OF FABRICATING CAPACITANCE STRUCTURE
申請日 (校編號) 2004/05/31  (092042TW)
專利證書號 I261893 中華民國
專利權人 國立中央大學
發明人 綦振瀛、王聖瑜、紀駿邦


技術摘要:
本發明的目的是在提供一種半導體製程,避免蝕刻可能對於元件表面造成傷害,以及減少製程的複雜性,使製程較為簡便且可降低成本。
本發明的再一目的是在提供一種雙極性電晶體製程中定義類光阻鈍化層的製造方法,利用剝離光阻和類光阻鈍化層之間互不相溶以及採用互不同的顯影劑之特性,避免使用蝕刻製程,可同時減少製程的複雜性,提高製程良率。
本發明的又一目的是在提供一種避免非電容區殘留類光阻鈍化層之電容結構的製造方法,利用剝離光阻和類光阻鈍化層之間互不相溶以及採用互不同的顯影劑之特性,以非電容區域作為罩幕,在電容製程中可避免類光阻鈍化層殘留於半導體上。

解決的問題或達成的功效:
本發明是有關於一種半導體製程,且特別是有關於一種半導體製程、雙極性電晶體製程及電容結構的製造方法,可直接用剝離剝離光阻層的方式將顯影後殘留的類光阻鈍化層剝除,以避免使用蝕刻製程,可同時減少製程的複雜性。

應用領域:
半導體製程技術

適用產品:
半導體製程

IPC:
H01L-021/76(2006.01);
H01L-021/76

Claim 1:
1.一種半導體製程,包括:
於一基底上形成一圖案化剝離光阻層,以定義一處理區域;
於該基底上形成一類光阻鈍化層,覆蓋該圖案化剝離光阻層;
對該類光阻鈍化層進行曝光顯影製程,以暴露出該圖案化剝離光阻層;以及
去除該圖案化剝離光阻層,以暴露出該處理區域。

相關圖片:
     
 
     
 
     
 
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